時鐘是數(shù)字電路中所有信號的參考，特別是在FPGA中，時鐘是時序電路的動力，是血液，是核心。沒有時鐘或者時鐘信號處理不得當，都會影響系統(tǒng)的性能甚至功能，所以在一般情況下，在同一個設計中使用同一個時鐘源，當系統(tǒng)中有多個時鐘時，需要根據(jù)不同情況選擇不同的處理方法，將所有的時鐘進行同步處理，下面分幾種情況介紹時鐘的同步處理方法。

第一種情況：

當有多個時鐘在同一個數(shù)字電路中，且有一個時鐘(Clk)的速率大于其它時鐘兩倍以上。

這種情況最為簡單，在接口部分就必須要對其他時鐘進行同步化處理，將其處理為與Clk同步的時鐘信號。

這樣處理的好處是：

便于處理電路內部時序；

時鐘間邊界條件只在接口部分電路進行處理。

實質上，時鐘采樣的同步處理方法就是上升沿提取電路，經(jīng)過上升沿提取輸出信息中，帶有了系統(tǒng)時鐘的信息，所以有利于保障電路的可靠性和可移植性。

第二種情況：

當系統(tǒng)中所有時鐘沒有一個時鐘速率達到其他時鐘頻率的兩倍的情況，也就是系統(tǒng)中多個時鐘速率差不多的情況。

這個時候無法滿足采樣定理，所以在接口部分就必須對其他時鐘和數(shù)據(jù)通過FIFO或者DPRAM進行隔離，并將其他時鐘信息轉換為和系統(tǒng)時鐘同步的允許信號。比如在高速的數(shù)據(jù)采集系統(tǒng)當中，AD的采集時鐘往往比較高，大于系統(tǒng)時鐘的一半以上，這時候采用同步化處理無法滿足時序設計。

第三種情況：

系統(tǒng)中多個時鐘之間存在數(shù)據(jù)互相采樣。

對于這種情況，可使用兩級觸發(fā)器級聯(lián)采樣數(shù)據(jù)，避免亞穩(wěn)態(tài)發(fā)生。

第四種情況：

多級時鐘網(wǎng)絡處理。

所謂多級時鐘網(wǎng)絡是指時鐘經(jīng)過超過一級的門電路后連到觸發(fā)器的時鐘輸入端。

由于時鐘建立-保持時間的限制，F(xiàn)PGA設計中應盡量避免采用多時鐘網(wǎng)絡，在設計中必須要將時鐘網(wǎng)絡進行簡化，盡量采用使能的方式或者其他簡化的電路結構。