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隨著半導體制造工藝的持續縮小，在90 納米及以下的工藝中，時序、面積、
功耗以及可制造性的問題都日趨復雜。設計者希望在電子系統級 (ESL) 設計階
段，就能知道他們的設計在目標工藝下能否達到預期要求。Mentor Graphics 公司
的Catapult Library Builder(以下簡稱Catapult LB)，可以幫助半導體供應商提取高
層次綜合(high level synthesis)所需要的工藝庫。該工藝庫能讓客戶把C/C++設計
直接映射到特定的半導體工藝庫，進行性能和面積的預估分析，盡早對設計進行
優化和檢驗，增加設計成功的機會，同時該工藝庫的建立也有利于半導體代工廠
商對新的先進工藝的推廣。本文以中芯國際集成電路制造有限公司(SMIC) 90 納
米的邏輯工藝庫為例，介紹如何使用Catapult LB 為半導體供應商的特定工藝建
庫，幫助客戶實現從C/C++到GDSII 的先進設計流程。文章首先介紹Catapult LB
的建庫流程，然后介紹Catapult LB 針對ASIC 工藝庫不同的元件如標準單元、
存儲單元等建庫的具體方法，最后介紹如何驗證元件庫并加快建庫過程。
功耗以及可制造性的問題都日趨復雜。設計者希望在電子系統級 (ESL) 設計階
段，就能知道他們的設計在目標工藝下能否達到預期要求。Mentor Graphics 公司
的Catapult Library Builder(以下簡稱Catapult LB)，可以幫助半導體供應商提取高
層次綜合(high level synthesis)所需要的工藝庫。該工藝庫能讓客戶把C/C++設計
直接映射到特定的半導體工藝庫，進行性能和面積的預估分析，盡早對設計進行
優化和檢驗，增加設計成功的機會，同時該工藝庫的建立也有利于半導體代工廠
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