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伴隨著網絡信息時代的飛速發展，各種電子產品應運而生，人們的生活變得越來越智能，越來越便捷，然而在便捷的背后卻隱藏著重大的安全隱患。密碼芯片是保障信息安全的重要手段之一，所以提高密碼芯片的安全性迫在眉睫。以Stefan等人的針對分組密碼芯片S盒的Glitch攻擊為模型背景，通過加入一組同步寄存器提出基于FPGA的一種針對分組密碼S盒抗Glitch攻擊的方案，并通過CMOS器件的屬性和Altera公司在QuatusⅡ軟件中嵌入的Signal Tap功能，從理論和仿真兩方面分別驗證了該方案不但能夠大幅度減少Glitch的個數，還能夠減少各級電路產生Glitch的相關性，從而降低了攻擊的成功率，提高了分組密碼S盒實現的安全性，為后續FPGA密碼芯片的防護提供了依據。
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